一种步长自适应二级cache预取机制 

随着集成电路制造工艺的快速发展,片上实现大容量的cache成为可能,这从很大程度上降低了cache的失效率,与此同时,大容量的cache发生失效时的开销也更加显著。通过分析cache失效行为,设计了一种新的二级cache步长自适应预取机制,该机制充分利用了二级cache对指令地址不可见的特点,使用失效地址作为索引检查预...
《计算机工程与应用》  2011年 第29期 下载次数(74)| 被引次数(12)

65nm工艺YHFT-DX二级Cache的物理设计 

YHFT-DX是在65nm工艺下设计的一款高性能DSP(Digital Signal Processor)芯片,要求在最差工艺条件下达到800MHz的设计目标。作为芯片存储通路的中心枢纽,二级Cache的设计至关重要。本文研究了YHFT-DX初样芯片和正样芯片中二级Cache的物理设计优化技术。主要内容分为如下几点:...
国防科学技术大学  硕士论文  2012年 下载次数(46)| 被引次数(2)

一种多线程阵列众核处理器的二级Cache划分机制 

阵列众核处理器由于其较高的计算性能和能效比已经广泛应用于高性能计算领域。而要构建未来高性能计算系统处理器必须解决严峻的 访存墙 挑战以及核心协同问题。通常的阵列处理器,其核心多采用单线程结构,以减少开销,但是对访存提出了较高的要求。引入硬件同时多线程技术,针对实验中单核心多线程二级Cache利用率较低的问题,提出了一种...
《计算机工程与科学》  2019年 第03期 下载次数(36)| 被引次数()

透过专利看微处理器的技术发展(七)——Intel早期多级Cache专利技术分析 

本文在调研大量专利文献的基础上,通过跟踪Intel早期多级高速缓存(Cache)技术专利,对几篇重要多级Cache专利技术进行了深入分析。通过申请年代分析、引证分析、衍生专利分析等手段,揭示了早期Intel多级Cache的技术重点和研发趋势,为产品研发提供线索和思路。
《中国集成电路》  2009年 第07期 下载次数(147)| 被引次数(1)

计算机高速缓冲存储器体系结构分析 

通过对片外和片内高速缓冲存储器体系结构的总结与评价,着重分析了片内Cache与处理器核心部件、外部存储器之间的连接关系,并通过对于普林斯顿结构和哈佛结构的优缺点的讨论和分析可知,片内两级Cache结构中,一级Cache适用于哈佛结构,这样使得最接近处理器操作部件的Cache分开,消除数据引用和指令引用的冲突,远离操作部...
《航空计算技术》  2006年 第03期 下载次数(329)| 被引次数(9)

面向多线程应用的Cache优化策略及并行模拟研究 

片上多核处理器(Chip Multi-Processor, CMP)相对于传统的单核处理器具有复杂度小、扩展性好以及性价比高等优势,在工艺和应用等因素的推动下,CMP已经成为高性能微处理器的发展潮流。多核处理器设计复杂度和性能瓶颈大部分集中在片内存储系统上,提高缓存(Cache)命中率、避免延时较大的片外访存对系统的整...
中国科学技术大学  博士论文  2012年 下载次数(740)| 被引次数(10)

多核处理器下多级Cache多维度联合划分策略 

随着高性能处理器技术的发展,存储墙问题成为影响处理器系统性能的主要因素之一。处理器速度通常会比存储器的访问速度快两个数量级。当代多核处理器广泛采用基于大容量最后一级共享高速缓存的结构来缩小这一差距。但是适用于小容量私有高速缓存的传统管理策略并不适用于管理大容量最后一级共享高速缓存,它可能引起高速缓存缺失数的增加,触发大...
吉林大学  博士论文  2013年 下载次数(374)| 被引次数(1)

高性能微处理器中自适应高速缓存管理策略研究 

对主存储器的访问是制约高性能微处理器系统性能的主要因素之一。存储器的访问速度通常会比处理器速度慢两个数量级,为了缩小这一差距,当代处理器设计已经将一半以上的片上晶体管资源用于最后一级高速缓存。然而,针对小容量一级高速缓存的传统管理策略并不能有效地管理大容量最后一级高速缓存,由此引发了大量的高速缓存缺失,从而...
中国科学技术大学  博士论文  2010年 下载次数(408)| 被引次数(8)

并行数据库系统PBASE/3数据缓冲技术研究 

早期并行数据库系统的研究重点主要集中在并行数据库的物理组织、操作算法、优化和调度策略上,而对于具体的执行机制则很少涉及,实际上系统资源管理的效率特别是缓冲区管理的效率是影响数据库系统性能的一个重要因素,本文将结合我们自己的PBASE/3系统对并行数据库系统的数据缓存技术展开研究。 本文首先...
中国科学院研究生院(计算技术研究所)  博士论文  2000年 下载次数(263)| 被引次数(3)

超深亚微米微处理器漏流功耗的体系结构级优化技术研究 

高性能一直是微处理器设计的首要目标,但在人们孜孜不倦追求高性能的同时,微处理器的功耗问题却越来越严重,成为继续提升微处理器性能的首要障碍。特别是当集成电路制造工艺水平发展到深亚微米乃至超深亚微米阶段,漏流功耗超越动态功耗成为微处理器功耗的决定因素,不但导致能源消耗和制造成本增加,而且给微处理器工作的稳定性和可...
国防科学技术大学  博士论文  2006年 下载次数(218)| 被引次数(19)

基于片上网络的三维多核处理器缓存一致性实现方法研究 

基于片上网络的三维多核处理器是多核处理器设计发展的趋势与研究热点,而缓存一致性协议是多核处理器系统共享数据正确存储与读写的保证。论文针对在基于片上网络的三维多核处理器中缓存一致性协议的实现方法展开研究。论文首先针对在基于片上网络的三维多核处理器系统中,随着处理器核数目的增加,基于目录的缓存一致性协议实现中目录存储开销越...
南京航空航天大学  硕士论文  2018年 下载次数(24)| 被引次数()

多核DSP目录协议的设计、扩展与实现 

随着数字信号处理算法的复杂度逐步提升,数字信号处理器(DSP)芯片的体系结构从单核向多核发展。包括基于监听/目录协议在内的各种数据一致性维护机制,是多核数字信号处理器芯片必不可少的重要组成部分。本论文对基于目录协议的X-DSP芯片数据一致性维护机制进行了设计、扩展与实现,并基于40纳米CMOS工艺完成了逻辑综合和优化。...
国防科学技术大学  硕士论文  2015年 下载次数(16)| 被引次数(1)

多核处理器Cache一致性研究与设计 

多核处理器将一个以上的计算内核集成在一个处理器中,通过多个核心的并行计算技术,增强处理器计算性能。单片多处理器结构(CMP-Chip Multiprocessor)又是该领域中备受关注的问题。本文简要论述了CMP的多级Cache存储结构,多级结构引起了Cache一致性问题,一致性协议的选取对CMP系统的性能...
哈尔滨工程大学  硕士论文  2010年 下载次数(697)| 被引次数(11)

YHFT-DX片内二级Cache控制器的优化设计 

数字信号处理器(DSP)在近年来得到了快速的发展和广泛的应用。片内存储系统的优劣直接影响DSP的性能。存储器层次结构有效的降低了CPU访存开销,“Cache+RAM”层次结构普遍应用在DSP处理器存储系统中,片内二级存储器(L2)是CPU和外设交换数据的中枢,存储器访存时间开销中L2处理数据的时间开销占有很...
国防科学技术大学  硕士论文  2009年 下载次数(82)| 被引次数(0)

基于VISA系统的多级缓存策略的研究 

在当今网络时代,人们提出并实现了附网存储系统、存储区域网等各种网络存储体系结构,随着网络技术的飞速发展,网络带宽已逐渐不再成为网络存储系统的性能瓶颈,存储子系统的I/O性能则对整个网络存储系统的性能起着越来越大的制约作用。 在当前的研究当中,采用Cache缓存技术以及预取技术是提高存储子系统性能的一项...
华中科技大学  硕士论文  2007年 下载次数(97)| 被引次数(3)

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